@Taichi Ishitani @Cra2yPierr0t さんへ ツール概要も日本語にしました。分類や整理の仕方もオリジナルから手を入れて、リンクも追加（VLSI.JP も当然！）しました。アドバイス頂けると嬉しいです。 https://github.com/jun1okamura/awesome-opensource-asic-resources

反映されました！ 翻訳元を明記して頂けると嬉しいです。ただ@Jun1OKAMURA さんの加筆分もあるので`出典：github.com/mattvenn/awesome-opensource-asic-resources` とかそんな感じでいいと思います。

VerilatorはVerilogシミュレータではなく、SystemVerilogシミュレータですね

諸々修正しましたので確認ください。

反映されました！

Typo を修正してPushしました。当面は少し様子をみて纏めてからPushします。